先端技術トピックス

適合性フィードバックを活用して、基盤モデルに基づいた画像検索をユーザーの好みに対応させるアルゴリズムを提案し、さまざまな画像検索シナリオで効果的であることを確認しました。

世界最小のセル面積0.001681 μm²を持つ64 GbitクロスポイントMRAM（磁気メモリ）を試作し、信頼性の高いセル動作を実証しました。この結果は、MRAMのSCM (Storage-Class Memory) 応用につながるものです。

将来世代の3次元フラッシュメモリ候補として、新規水平チャネルフラッシュメモリ（Horizontal channel flash）の提案を行い、試作品にてセル基本動作および、10k cycleのProgram/Erase耐性を確認しました。この成果はIEDM2024で発表されました。

我々は南亜科技と共同で、酸化物半導体トランジスタを用いた新型DRAM「OCTRAM：Oxide-Semiconductor Channel Transistor DRAM」を試作しました。InGaZnOトランジスタの極低オフ電流という特徴により100秒を超える長リテンションを実証しました。これにより、従来のDRAMよりも低消費電力化が期待されます。

マルチモーダル大規模言語モデルと文書検索用アルゴリズムを活用した画像検索方式を開発し、キーワードを用いた画像検索の性能向上を確認しました。

磁性体を使った新規ファイルメモリの候補の一つとして磁壁メモリを開発しています。磁性体への書込み方式として、誘導電流磁場書込み制御方式を新たに提案し検証しました。書込み時の電流パルス波形の電流降下速度を制御することで、電流磁場を印加しながらデバイス温度を低下させることに成功し、低エラーレートで安定な書込みを実現しました。これらの結果はSSDM 2024で発表しました。

多結晶金属配線を縮小すると、電気抵抗が断面積の縮小以上に上昇する細線効果が発生します。また、抵抗上昇対策として金属を単結晶化すると、細線効果に結晶方位依存性が発現します。私たちはこの結晶方位依存性を予測するための計算技術の開発に成功しました。そして、この成果はSSDM2024で発表されました。

3次元フラッシュメモリの高積層化には、Siチャネルのメタルアシスト結晶化（MILC）が重要です。本研究では第一原理計算を用いることで、原子スケールでのMILCのメカニズムを理論的に明らかにし、その成果を国際学会SISPAD 2024で発表しました。

近年のAI（人工知能）の急速な進歩により、大容量かつ高速で動作可能なメモリへの需要が高まっています。私たちは、世界で初めて300mmウェハ上でChannel-All-Around型の強誘電体トランジスタを試作し、微小なメモリセル（707nm²）で高い駆動電流（ΔI_on>2μA）と安定したサイクル動作（>10⁶cycle）を両立しました。

我々は、将来の3次元フラッシュメモリ向けに、最先端のフッ素フリー ワードライン (WL) モリブデン (Mo) プロセスを確立しました。MoをWLに適用することで、従来のタングステンに対してRC遅延を少なく、且つ、リーク不良率が低い状態で、垂直方向と水平方向の両方でセルの微細化を加速することができます。この成果はVLSI 2024で発表されました。

MLC、TLC、QLCと多値化が進むと、記憶密度を大きくできる一方で、読出し回数が増加しランダムアクセスが悪化する課題があります。本研究では、複数のメモリセルでデータを共有して記憶することで、記憶密度を高く保ったまま、読出し回数を削減し、高速なランダムアクセスを可能とする新規多値コーディングを開発しました。

スピン注入磁化スイッチ型磁気メモリ（STT-MRAM）のメモリ素子（MTJ素子）の特性劣化の実測を行い、第一原理計算と時間発展モデルを用いることで、特性劣化のメカニズムと抑制方法の提案を行いました。本成果は、高密度で信頼性の高いSTT-MRAM開発において重要な結果であり、IRPS2024で発表されました。

私たちは新規開発したIR光を用いた重ね合わせ検査装置を使用し、貼合重ね合わせの精度向上のための重ね合わせ精度制御技術の検証を行いました。IR光を用いた重ね合わせ測定器の検証は、シリコン研磨後の従来の重ね合わせ検査機と比較することで行いました。その結果、IR光を用いた貼合後の重ね合わせ結果とシリコン研磨後の結果に良い相関性がみられることを明らかにしました。

高速、低電圧で駆動できるFeFETは次世代メモリの候補として注目されており、サイクル耐性改善が一つの課題となっています。我々は、FeFETのトラップ密度を調整するプロセスと動作方法を組み合わせて、10⁷回の書込／消去ストレス印加後に2V以上のメモリウインドウを得ることに成功しました。

BiCS FLASH™ 第8世代では、1Tb TLCの製品においてデータ読出し時間40μs、データ書込み速度205MB/s、インターフェース速度3.2Gbpsの高速メモリ動作と18.3Gb/mm²の高メモリ密度を実現しています。高性能動作・高メモリ密度化に向け適用したCBA(CMOS directly Bonded to Array)とOPS(On Pitch SGD)の2つの新技術について紹介します。

垂直磁化型磁気トンネル接合（MTJ）をメモリセルとして利用したスピン注入磁化スイッチ型磁気メモリ（STT-MRAM）は、大容量かつ低コストな高速不揮発性メモリの有望な候補として注目を集めています。我々は、複数の磁性層を組み合わせることで高速書き込み（5ns）と長時間情報保持（＞10年）を両立する、14nm世代STT-MRAM向けMTJ技術（AccelHR-MTJ: Accelerated STT-Switching and High-Retention MTJ）を提案し、実証しました。この成果はIEDM2023で発表されました。

3次元フラッシュメモリの性能向上、コスト削減を達成するため、Cu direct bondingプロセスを基盤としたCMOS directly bonded to array(CBA)技術を開発し、BiCS FLASH™ generation 8に適用しました。

GPUの外部メモリとしてCompute Express Link™(CXL)の適用可能性を検討した結果、重要な指標のひとつであるグラフ処理において、数マイクロ秒のCXLメモリはホストDRAMと同程度の速度を達成できることを示しました。このことから、DRAMを低レイテンシフラッシュで置き換えることで、コストパフォーマンスの高いシステムを実現できる可能性があります。

3次元フラッシュメモリのメモリホール加工では、高精度な形状制御性に加え高い生産性が求められています。本稿ではこれらの要求を実現する、環境にも配慮した新しいC₃HF₅ガスを用いたドライエッチング技術についてご紹介します。この成果は国際学会DPS2023で発表しました。

SSDを活用した高速な顕微鏡画像処理技術を開発しています。その成果の1つである、顕微鏡動画から神経細胞の電位を実時間で抽出する技術を国際学会BIBM 2023で発表しました。

PCB チャネルに複数のパッケージを搭載した場合でも、既存NANDインターフェースの2倍速を提供するブリッジチップを開発しました。8個の1Tb NANDダイとブリッジチップの両方を搭載したNAND型フラッシュメモリマルチチップパッケージは、6.4Gbps/pinで動作可能です。

3次元フラッシュメモリの新技術であるCBA(CMOS directly Bonded to Array)プロセスにおけるCu貼合パッドのディッシング低減を検討しました。CMP工程中のケミカルエッチングを抑制することでディッシングを低減し、歩留を向上できることを明らかにしました。この成果は国際学会ICPT 2023で発表されました。

半導体製造工程における不良の原因調査としてウェハマップ（ウェハ上でどのチップが不良となったかを示すデータ）の分類がありますが、この分類の高精度化の検討を三重大学と行っています。その共同研究で検討した手法をAEC/APC Symposium Asia 2023で発表しました。

大規模言語モデル（LLM）と検索を様々な形で組み合わせたシステムの構築、ならびに開発と評価を簡単に行うことができるフレームワークを開発しました。

次世代磁気メモリ技術として注目されているスピン軌道トルク磁化反転において、垂直磁化磁性体ナノドットにおける印加磁界依存性を調べ、斜め磁界印加が垂直磁化スピン軌道トルク磁化反転を高速かつ安定にすることを明らかにしました。この成果は国際学会SSDM2023で発表されました。

相変化メモリ（PCM）とセレクタ（Selector）を積層したセルを用いたクロスポイントメモリは、大容量で高速な不揮発性メモリとして広く研究開発されています。我々は、PCMの組成最適化と電極構造の最適化により、単一パルスで書き換え可能なセルの多値化技術を提案し実証しました。

強誘電性HfO₂を用いたFeFET (Ferroelectric FET) が次世代メモリの有力候補として注目されています。今回、私達は、書き込み／消去サイクルによって界面SiO₂層に新たに生成したトラップサイトが、時間とともに消失することを明らかにしました。この回復現象は、データ保持中のしきい値電圧に無視できないレベルで影響しています。私達は、本成果を国際学会SSDM 2023で発表しました。

新規高速メモリの候補として注目を集めているHfO₂-FeFETには、信頼性課題の一つであるインプリント*があります。これまで明らかにされていなかった自発分極、トラップ電荷とインプリントの関係を電荷成分解析により明らかにしました。この成果は国際学会SSDM2023で発表されました。
* 強誘電体の分極状態保持中に分極反転に必要な電圧（抗電圧V_c）が変化する現象

メタルアシスト材料を用いたSiチャネル単結晶化技術を3次元フラッシュメモリへ適用し、世界で初めてセルアレイ動作を実現しました。本技術を用いることで、従来の多結晶Siチャネルに対して、チャネル中の粒界密度が低減し、その結果チャネル中のトラップ密度が低減することで、チャネル抵抗の低減、ランダムテレグラフノイズ（RTN）の低減、QLC (quadruple level cell) 動作時のセル信頼性改善を実証しました。

SSDの性能低下要因の一つにフラッシュメモリの消去処理があります。今回、低レイテンシフラッシュメモリを用いたSSD向けに効率的な消去技術を開発し、データベースアプリケーションでの評価において大幅な性能向上を達成しました。

3DフラッシュメモリとDC-DCコンバーターを用いた昇圧回路を搭載したパッケージを開発しました。本技術は、消費電力と動作温度を大幅に抑制でき、将来ワードライン積層数が1,000層に達しても、サーマルスロットリングレスSSDの実現を可能とします。この成果は国際学会IMW2023で発表されました。

極低温で動作する7ビットセル・フラッシュメモリに適用する回復アニール技術を開発しました。本技術は、将来のビットコストのスケーリングやチップ寿命の延長など、持続可能な社会の実現に貢献することができます。

LSIの3次元集積化のキーテクノロジの一つである原子層堆積技術（アトミックレイヤーデポジション）を使って、磁壁移動メモリ（レーストラックメモリ^[1]）と呼ばれる3次元磁性素子に利用可能な物理現象（電流誘起磁壁移動）を示すCo強磁性薄膜を作製することに成功しました。この成果は国際会議INTERMAG 2023で発表されました^[2]。

電荷蓄積メモリにおいて重要なSiN膜中のトラップ特性について、従来観測が困難であった短時間の特性評価手法を開発し、それによって正孔トラップ特性の包括的な描像を得ました。この成果は国際学会IRPS2023で発表されました。

ビッグデータの検索や探索等に広く用いられる近似最近傍探索手法としてLocality Sensitive Hashing（LSH）があります。今回、フラッシュメモリを効果的に導入し新たなアルゴリズムを開発することにより、LSHを改良しメインメモリを増大することなく、計算量と外部記憶アクセスのオーバーヘッドを短縮し、大幅な性能向上を達成しました。

次世代メモリの有力候補であるHfO₂-FeFETにおいて、分極反転と電荷トラップの相互作用を明らかにし、アレイ動作中に意図せず情報が書き換わってしまう現象を強く抑制する動作手法を開発しました。この成果は国際学会IRPS2023で発表されました。

絶縁膜にHfO₂を用い、電流経路にSiを用いた強誘電体MOSトランジスタはAI応用を含むメモリへの応用に広く研究開発されています。キオクシアはTiO₂を電流経路に用いた強誘電体Field Effect Transistor(FET)を試作し、高速・低電圧動作および高サイクル耐性を実証しました。本成果は国際学会EDTM2023でBest Contributed Paper Awardを受賞しました。

深層学習を用いた事前学習済みの言語AIを用いて、追加学習を一切行わずに文書検索を行う技術を開発しました。この技術は、深層学習ベースの文書検索器が苦手とする、質問中の固有表現を主要な手掛かりとする文書検索において、最先端の文書検索器に近い検索精度を達成することが分かりました。

ナノインプリントリソグラフィ（NIL）を用い、その特徴の一つである3Dパターニングの検討を行いました。レジスト材、テンプレート構造、NIL条件、エッチング条件をそれぞれ最適化することで、L/S=4X/4Xnmのサイズの3Dデュアルダマシン構造の形成に成功しました。

エレクトロニクス技術における世界的な研究機関imecと共同で、次世代高密度メモリセルアレイの構成要素である選択素子の信頼性を検討しました。繰り返し動作に伴い生じる閾値変動をもたらすメカニズムを高精度な電気特性評価技術とモデリング技術を融合させて明らかにしました。この成果は国際学会IEDM2022で発表されました。

メモリデバイスの高積層化に伴い、アスペクト比の高い構造を高速にエッチングする技術が欠かせません。主要な役割を担うイオンが引き起こす表面反応をモデル化し、高速エッチングに適したイオン分子組成を予測するシミュレーション技術を開発しました。

大容量ストレージを活用した記憶検索型AIによる画像分類技術を開発しました。破滅的忘却を避けながら知識の拡張が可能となります。記憶型検索による分類では、分類に使用した参照画像を保持することによりAIの説明可能性の改善も可能となりました。

3次元LSIではポリシリコンにトランジスタを形成します。トランジスタの高性能化には欠陥のないポリシリコンを形成することが重要です。その形成プロセスを確立するために、従来の電子顕微鏡技術を改良し原子スケールかつリアルタイムの結晶粒の成長過程を観察しました。

Mueller-Müller CDRに用いられるコンパレーターの動作モードをCDRの動作状態に応じてNRZモードとPAM4モードを使い分けることでPAM4信号受信時に発生する誤ロック位置を回避する技術を開発し、その効果を確認しました。

半円型セルの読出動作及び導電体電荷蓄積層（FG）形状の最適化により、多値動作に重要な広い書込／消去ウィンドウ、小さいしきい値電圧（Vth）分布幅、良好なデータ保持特性を実現しました。

電磁波シールドパッケージにおいて、モールド樹脂とスパッタ法による銅との密着メカニズムを検討しました。その結果、モールド樹脂から露出するシリカフィラー量が銅との密着に影響することが明らかになりました。

3次元フラッシュメモリの高電圧回路微細配線に銅配線を用いるために、高信頼性銅配線技術が求められています。銅配線リセス構造を開発し、銅配線間絶縁信頼性が向上することを示すことができました。

メモリセルの特性を向上できるシリコンプロセス技術と77Kの極低温動作とを組み合わせることにより、世界で初めて3次元フラッシュメモリの1セルあたり7ビット動作の実証に成功しました。

UVナノインプリントリソグラフィのプロセスマージンを向上させるために、NILアライメントマーク設計ルールとウェハートポグラフィーに応じたパターンカバレッジルールという2つの設計制約を提案導入した。

これまで課題であったUVナノインプリントリソグラフィにおける下層レイヤーとの合わせ精度を、合わせマーク別づくり法により解消した。これにより、光リソグラフィでは不可能なハーフピッチ14nmの1回での低コストパターニングの実用化が可能となった。

次世代BiCS FLASH™の開発においては、プロセスメカニズムの解明が重要になります。ここでは、メモリセルのデザインを決めるメモリホールエッチングについて、形状制御に関する取り組みをご紹介致します。

3Dメモリ製造では極小の径と極めて深い穴（高アスペクト比）の加工を行う。この制御には非破壊、高精度な測定法が必要となる。我々はT-SAXS(透過型X線小角散乱法)の測定能力をシミュレーションにより解析した。将来の3次元メモリ形状測定で必要となる0.1um径、深さ30umの構造について、精度<1%ので測定可能であることを確認した。

次世代メモリの有力候補である、HfO₂-FeFETでは、書込みと消去を繰り返すと“０”と“１”の差が減少してしまう問題があります。これまで不明な点が多かったこのサイクル劣化の描像を、高速電荷中心解析により、明らかにしました。これにより、HfO₂-FeFETメモリの実用化が進展することが期待できます。この成果は国際学会IEDM2021で発表されました。

デバイス製造過程の欠陥データと設計データのデジタライゼーションにより製品完成時の電気テスト合否予測精度が大幅に向上しました。
この技術はデバイス開発のスピードアップや生産性改善に寄与しています。

我々は高速なフラッシュメモリ(XL-FLASH™)を用いるとともに新しいアクセス方式を開発し、全てのデータをDRAMに収めるのと同等の速度を達成しました。これにより、超大容量で高速なグラフ処理をDRAMより低コストのフラッシュメモリで実現可能となります。

近年では量子コンピューターの発展などを背景にコンピューターシステムの極低温動作などが求められ、そして低温による半導体素子の特性改善などが報告されています。そこで今回我々は3次元フラッシュメモリ（BiCS FLASH™）の極低温動作を調査し、ストレージ性能の向上を世界で初めて報告しました。

弊社はこれまでにニューラルネットワークの各層に数十～数千あるフィルタと呼ばれるブロックごとに、別々の重みビット数を割り当てる量子化アルゴリズムおよびその専用のハードウェア構成を開発してきました。これらの技術を活用することで、認識精度を維持したまま推論時間を短縮することが可能になります。

添加フッ素量を最適化したIGZO:Fを用いる事で、フォーミングガス熱処理耐性と高オン電流が両立した酸化物半導体FETを実現できることを示しました。これらの成果は、シリコンFETでは成しえない大容量・低遅延・超低消費電力なメモリ製品を実現する基盤技術の一つとなります。

低消費電力で集積度の高いAI（人工知能）向けインメモリコンピューティングの実現に向け、強誘電膜としてHfO₂を用いた強誘電メモリが近年注目を集めています。

BiCS FLASH™はワード線の積層数を増やすことによって記録密度を向上させ、コストを下げることができます。高積層化してもメモリの読出し速度を維持するための一つの方法として、サイリスタ構造が提案されています。

今回我々はDRAMと比較して、低ビットコスト(コスト当たりの容量が大きい)・大容量であるXL-FLASH™を用いてDRAMの代替を狙った実証をデータベースをモチーフに行いました。これらの評価のためXL-FLASH™デモドライブを作製し、実サーバーを用いた評価により、DRAMを用いたデータベースとXL-FLASH™を用いたデータベースが、リードアクセスが主体の状況において同等の性能を出していることを示しました

酸化物半導体トランジスタの課題の一つは、熱安定性の向上です。現在主流の酸化物半導体であるInGaZnO（IGZO）を用いるとメモリ素子製造過程で必要な高温熱処理によってトランジスタが正常に動作しなくなります。この課題に対し、私達は熱安定性の高い新規酸化物半導体材料としてInAlZnO（IAZO）を新たに提案しました。

従来、ネットワークに接続されるストレージは、複数のSSDを持つストレージサーバーによって提供されていました。しかしながらストレージサーバーの処理能力やネットワーク帯域の制限がボトルネックとなり、NVMe SSDの持つ高速性や低遅延性を十分に活かせないのが現状です。そこで当社はこの問題を解決するために、直接ネットワークへ接続することで高速かつ低遅延なアクセスが可能となるSSDの開発を進めています(Ethernet SSD)。

今回、ACMチューリング賞受賞者のJim Gray氏が創設したソートベンチマークコンテストの中のJouleSortと呼ばれる、データソートで消費した電力量を競うカテゴリにおいて、我々が開発したデータソートアルゴリズムKioxiaSortを用いた記録が2019年11月27日にワールドレコードに認定されました。

半導体の回路パターンを形成する光リソグラフィプロセスは回路パターンの微細化が進み、ハーフピッチ30nm以下のパターン形成と製造コストの低減に対応するため、ナノインプリント(以下NIL)技術を開発しています。

NAND型フラッシュメモリおよびBiCS FLASH™(以下NANDと呼ぶ)を使った大容量ストレージを実現するためには、コントローラに多くのNANDを接続する必要があります。我々は、ブリッジチップをデイジーチェーン接続することにより、少ない高速信号線で多数のNANDを接続し、高速に動作させる手法を考案しました。

我々はMILC（Metal-induced Lateral Crystallization）技術をSiチャネルの結晶化に適用することで、縦型のメモリホールにおいて、ニッケルシリサイドを介して非晶質シリコンからの単結晶形成を実現することができました。また、この技術を搭載した3次元フラッシュメモリセル素子で、ポリシリコンをチャネルに用いた従来素子と比べて、優れた電気特性を示しつつ、ばらつきも小さくなることを実証しました。

円型セルのゲート電極を分断して半円型にすることでセルサイズを縮小し、より少ないセル積層数で高いビット密度を実現するセル構造 を開発しました。

テラビット級の超大容量二端子メモリを実現するためには、メモリ素子の動作電流低減が課題です。キオクシアでは、マイクロアンペア以下の低電流動作が期待される新たな二端子メモリ「銀イオンメモリ」に注目し、開発を進めています。

当社が開発した3次元フラッシュメモリBiCS FLASH™は、データを保存するメモリセルを作る際、板状の電極を連続で積層し、最上層から最下層まで⼀括で⽳をあけ、製造工程(プロセス)数を減らしています。この製造プロセスの中で⾮常に重要になるのが、⼀定の⽳径でより深い⽳（メモリホール）を形成するプラズマエッチング(RIE: Reactive Ion Etching)の技術です。

多くのデータをより小さい形で保存したい、という需要を実現するには、記憶密度を⾼めたフラッシュメモリの開発が重要です。2次元のNAND型フラッシュメモリの場合、微細化技術を中⼼に、15nmのメモリセルを開発し、その実現に寄与してきました。しかしながら技術的な限界を迎え、3次元に⾼密度(多層)化したのがBiCS FLASH™です。

当社のフラッシュメモリ生産では、高い品質を維持するために、1日20億件以上のデータを製造装置や搬送システムからリアルタイムに収集しています。その膨大なデータを用いて、複雑な要因分析を素早く実現しています。

ディープラーニング用のAIプロセッサを開発し半導体回路の国際学会A-SSCC2018で発表しました。

半導体デバイスの製造工程では微細な異常を高精度に検出することが求められます。私たちは従来の画像処理技術だけではなく、機械学習を活用した新しい検査技術の開発に取り組んでいます。

最先端の半導体プロセスを応用して、ナノ材料のサイズと同程度の隙間があるナノギャップを制御性良く一括形成し、ギャップ作成後にナノ材料を挿入することでナノ材料の電気特性を評価する手法を確立しました。

HMBはホストメモリ(DRAM)の一部をSSDが使えるようにする技術です。DRAMを搭載しないSSDでも、DRAMを搭載したSSDと同等の性能が得られます。実現にはホストドライバとSSDの連携が必要なので、初期化・接続手順(プロトコル)などを考案し、大手CPUベンダや大手OSベンダと協力、PCIe^®SSDインターフェース標準規格であるNVMe™1.2^*1 への組み込みにも成功しました。
*1　SSD向けに開発された通信インターフェース/プロトコル

三次元微細構造は、多様な薄膜が三次元的に複雑に積層した構造ですが、各薄膜及び界面の微細構造、元素組成分布等を正確に把握することは高性能かつ高信頼性デバイスを実現する上で重要です。そのためには、デバイス構造中のナノメートルレベルの三次元微細構造を計測可能な分析解析技術が不可欠です。我々はこの課題克服に向け、様々な先端分析技術の研究開発を推進しています。

工程数増加や装置コストの増大により、半導体プロセスコストの増大が避けられません。この課題を克服する技術として、低コストで微細パターンの形成を可能にするナノインプリント技術に着目して開発を進めています。

先端メモリ開発では、新たな材料や複雑な3次元デバイス構造の開発が必要とされており、開発を見通し良く、効率的に進展させるため、TCAD(Technology CAD)技術の活用が鍵となっています。

ファイルメモリの更なる大容量化・高集積化を実現するための新しいセル構造の提案や、新たな市場の創生も視野に入れた、各種の高速不揮発性メモリの技術開発などを行っています。