超高密度3次元フラッシュメモリを実現する多層セルアレイ積層技術

2026年10月27日

生成AIの普及に伴うデータ量の増大により、3次元フラッシュメモリには、さらなる大容量化と高密度化が求められています。その有力な手段の一つがワード線の高積層化です。しかし、ワード線積層数を増やすほど、セル電流の低下、ウエハー反りの増大、ブロックサイズの大型化が顕在化し、1,000層を超えるワード線積層の実現に向けた大きな課題となっていました。そこで当社は、この課題に対し、複数のメモリセルアレイウエハーを積層するMulti-Stacked cell Array CMOS directly Bonded to Array（MSA-CBA）構造を提案し、その有効性をプロセスとデバイスの両面から実証しました。

提案したMSA-CBA構造は、図1に示すように、2枚以上のメモリセルアレイウエハーをCMOSウエハー上に、Cuダイレクトボンディングプロセスを用いて順次積層する構成です。この方式では、各アレイウエハーのワード線積層数を抑えられるため、総ワード線積層数を増やしても、セル電流の低下とウエハー反りの増大を構造的に緩和できます。さらに、ワード線スイッチ回路の共有により、ブロックサイズを抑え、低消費電力化にもつながります。

本構造の実現には、複数ウエハー積層に対応したCuダイレクトボンディングプロセスが鍵となります。当社は、裏面配線形成で生じる段差を平坦化する技術と、大きな反りを持つウエハー同士の接合位置ずれを補正する技術を開発しました。これにより、図2に示すように、CMOSウエハー上に、それぞれ218層のワード線を有するアレイウエハーを積層接合し、信頼性の高い積層形成を実証しました。

さらに、試作デバイスを用いて、MSA-CBA構造でのQuad-Level Cell（QLC）動作を世界で初めて実証しました。図3に示すように、QLC書き込み直後の各状態のしきい値電圧分布は明瞭に分離しており、各アレイ単体とMSA-CBA全体で十分な電圧マージンを確認しました。高温データ保持試験後も、しきい値電圧分布間の十分なマージンが維持され、試作デバイスの高い信頼性を確認しました。