3次元フラッシュメモリ向け成膜プロセスを用いた電荷蓄積層分割技術の紹介

2026年10月27日

3次元フラッシュメモリでは、ビット密度向上のためにワードライン（WL）数を増やしてきました。しかし、メモリスタックの高層化は、コスト増加やプロセスの複雑化につながります。そのため、WLピッチを縮小してスタック高さを抑える方法が注目されています。一方で、WLピッチの縮小は、「セル間干渉」や、蓄積電荷が隣接セル方向へマイグレーションする「横方向電荷ロス」により、セル信頼性の劣化を引き起こします（図1）。

これらの課題に対し、隣接セル間の寄生容量や電荷のマイグレーション経路を低減するための電荷蓄積層Charge Trap Layer（CTL）分割技術を考案しました。隣接WL間のCTLを完全に除去すると書込み効率が大きく低下します^[1][2]。そこで、セル信頼性の改善と書込み効率の維持を両立するため、隣接セル間をつなぐCTLを薄くしたPseudo-segmented CTLを採用しました。図2(a)に、今回考案した形成フローを示します。まず、犠牲膜とスペーサー膜を除去した後、Area Selective Deposition（ASD）プロセスを導入し、薄膜seed層のシリコンナイトライド（SiN）上にのみSiNを選択的に成膜します。これにより、Pseudo-segmented CTL構造を形成できます。また、このフローでは、スペーサー層の膜厚を調整することで、メモリホール径の拡大を防ぐことができます。図2(b)に、100層を超えるWLを備えた試作品のセル断面写真を示します。このASD技術により、Pseudo-segmented CTL構造を形成できることを確認しました。

図3、図4に試作品のセルアレイ特性を示します。Triple-Level Cell（TLC）書込み後のしきい値分布では、Pseudo-segmented CTLにより、セル間干渉による分布幅の拡大が29％抑制できました。また、電荷保持特性では、横方向の電荷ロスを44％低減しました。これにより、書込み／消去ストレス印加前のTLC分布において、高温電荷保持時のしきい値分布幅拡大を大幅に抑えることができました。

図5に、Technology Computer-Aided Design（TCAD）シミュレーションにより予測した、セル信頼性観点のWLピッチのスケーラビリティを示します。セル信頼性は、書込み／消去ストレス印加前のしきい値電圧（V_th）マージンを指標としています。本報告のPseudo-segmented CTLは、Continuous CTLと同等の書込み効率を維持しながら、TLCで8nm、Quadruple-Level Cell（QLC）で10nmまでWLピッチ縮小が可能であると見積もられました。したがって、Pseudo-segmented CTLは、3DフラッシュメモリにおけるWLピッチスケーリングを大きく前進させる有望な技術です。