強誘電体のひずみと捕獲電荷制御による低電圧3D-FeFETの信頼性改善

2026年10月27日

低い動作電圧の3D-FeFETはワードライン長を短くすることでRC遅延を抑制し低レイテンシ、かつ高密度なメモリの候補です。FeFETは読出し時のV_th変化（リードディスターブ）や繰り返し書込、消去（エンデュランス）することで強誘電体や界面層の劣化によりメモリウインドウが縮小する課題があります。

図1は今回提案した信頼性改善に向けたコンセプトです。強誘電体膜の応力を調整するためのゲート界面層GIL2を挿入することで、強誘電性を示す直方晶を安定にしてエンデュランス後のメモリウインドウを拡大します。さらにゲートやチャネル界面層のバンドエンジニアリングにより界面層を介した電荷の移動を制御してリードディスターブやリテンションを改善します。

図2(a)は3D-FeFETの断面TEM観察結果です。重要な点はゲート電極と強誘電体の間に強誘電体の応力を調整するゲート界面層GIL2と電荷移動を制御するゲート界面層GIL1を積層したことです。図2(b)は膜厚と比誘電率の異なるゲート界面層GIL1を利用した時の代表的な3D-FeFETの書込／消去特性です。GIL1を厚くするとメモリウインドウは拡大できますが、同時に書込電圧も大きくなります。GIL1の比誘電率を増加することで、書込電圧を14Vまで低減でき、12Vの大きいメモリウインドウを確保できました。

FeFETは大きなメモリウインドウを持ちますが、読出す時に非選択セルにV_th以上の電圧を印加するため、リードディスターブの影響を受けて全てのメモリウインドウを利用できません。図3(a)に8Vのリードディスターブパルス印加回数を変えた時のV_thと分極量（P_s）の変化を示します。10²回のディスターブパルス印加において、分極量は変わらずV_thのみ変化します。その後、10⁷回までV_thシフトと分極反転が同時に起きることが観測されます。この結果からリードディスターブによるV_th変化は最初にチャネル界面層（CIL）やゲート界面層（GIL）に捕獲された電荷が移動し、その後に分極反転する2段階で生じることが明らかになりました。最初の捕獲電荷の移動を抑制するために高い比誘電率の厚いゲート界面層GIL1を利用することで、図3(b)に示す通りリードディスターブやリテンション後に大きなメモリウインドウを確保できることが分かりました。

さらに、高い比誘電率のゲート界面層GIL1は、低い比誘電率のゲート界面層GIL1と比べて動作電圧を低減できます。この結果、界面の劣化を抑制することでエンデュランス後においても大きいメモリウインドウを得ることができました（図4）。したがって、低い動作電圧のFeFETは低レイテンシの大容量メモリの有力な候補と考えています。