2Tb 4bit/cell BiCS FLASH™ 第10世代製品の設計開発

2026年7月15日

今年2月に米国サンフランシスコで開催されたISSCC2026にて、BiCS FLASH^™ 第10世代として昨年の3bit/cell（TLC）に続いて2Tb 4bit/cell（QLC）のチップの発表を行いました。^[1]
本チップは、キオクシア株式会社とサンディスクコーポレーションで共同開発されており、ワード線（WL）積層数はTLC製品を踏襲することで高積層を維持しつつ^[2]、高密度フロアプラン技術により、QLC製品の中で世界最高の37.6Gb/mm²の記録密度を実現しています（図1）。
また、新規センシング技術であるLocal BUS(LBUS) Coupling Senseを含むパフォーマンス改善技術の導入により、85MB/sを超える書き込みスループットを実現しています（図1）。
さらに、今後AI開発に必要とされる超多段パッケージ向け電流削減技術“Bus Idle Sleep”を実装しています。
今回は、高密度フロアプラン技術、LBUS Coupling Sense及びBus Idle Sleepについて概要を紹介します。

本製品では従来製品同様にCBA（CMOS directly Bonded to Array）構造^[3]且つ当社QLC製品として初めて6Planeアーキテクチャを採用していますが、1×6フロアプランを採用することで2×3のそれと比べてボンディングパッド（BP）領域の面積を削減することでチップ全体の面積削減を実現しています（図2）。

1×6フロアプランを実現するために下記の課題を解決しました。

1. BP領域が減ることによるチップ縦方向の電源抵抗の増加
2. チップ縦方向長増加によるground電源の浮き
3. 6Plane化によるPlane間 非同期Readノイズの増加

1に対しては、CBAのプロセス変更の柔軟性を生かし電源配線強化に特化したメタル配線層を追加することで抵抗の増加を抑えました。
また、2に対しては、パッド配置を最適化しgroundパッドの拡充を行い、浮き量を許容可能な値まで低減させました。
さらに、3に対しては、ノイズに敏感な回路に対して専用のQuiet（静かな） groundパッドを追加しました。
上記対策により、回路動作への影響を最小限に抑えながら37.6Gb/mm²という世界最高の記録密度を実現しました。

QLC製品では、書き込むべきステート数がTLC製品に比べて多いことから書き込みスループット低下が大きな問題となります。
本製品では上記問題を解決するために図3の回路図に示す従来のLocal CLK回路 ^[3]においてSEN2とLBUSがカップリング関係にあるという点に着目しセンス結果であるSEN2の情報を、SENを介さず直接LBUSへ読み出すことで高速にセンスする新技術を導入しました。

通常Verify（各ステートが所定の書き込みレベルまで書けたかどうかをチェックする）動作ではVL（書き込み期待レベルよりも少し低いレベル）／VH（書き込み期待レベル）の2回センスを行いよりシャープな書き込み分布を実現します。
従来技術ではVL/VHセンス結果共にSENを介してData Latch 1/2に反映するためVLセンス完了後、VHセンスのためのセットアップ動作が必要になります（図3 左タイミングチャート）。
一方、新規技術ではVLセンス結果はSENではなくSEN2によりカップリングされたLBUSを介して直接Data Latch1に反映されるためSENに影響を与えません。
これにより、従来技術で必要だったセットアップ動作を省略することができ、VHセンスが並列に実施され結果として書き込みスループットを4.2%改善しました（図3 右タイミングチャート）。

近年AI開発の台頭により、超大容量のストレージ要求が高まっており、その実現のために超多段パッケージの開発が鍵となります。
一方、図4に示すように、パッケージ内の非選択チップpは高速で動作するデータ入出力の準備ができており、その際待機（Bus idle）電流を生じています。
加えて、昨今のチップ段数増加により非選択チップ数が増加し、非選択チップが流す待機電流が無視できなくなってきています。

本製品では上記問題を解決するために非選択チップの待機電流をスタンバイ電流相当まで削減する新技術を導入しています。
従来はCE（チップ活性化）ピンを活性化すると非選択チップにおいても数十mAオーダーの待機電流を流していました。
本技術では、図4の回路図に示すように、非選択チップは外部CEピンが活性化されていても非選択であることを示すピンク色で示すGating信号により自動でチップ内部をスタンバイ状態として扱うことで数百uAオーダーまで電流を削減することが可能となります。

これまでに紹介してきたように、高密度フロアプラン技術や各種パフォーマンス／パワー削減技術は、3次元フラッシュメモリにおいて記憶密度の向上、低コスト化及び性能向上を実現するための重要な技術となります。
当社はこれらの技術開発を継続的に行い、その技術を今後の製品にも適用し、お客様にとってより魅力的な製品を開発してまいります。